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Q
思爾芯原型驗證系統最多支持多少信號 trace?能否跨 FPGA 做深度 trace?
Q
思爾芯如何在多 FPGA 系統中做自動分割 / partition?支持 RTL 級還是網表級?
Q
思爾芯平臺支持哪些 FPGA 型號 /系列?與 Xilinx / Intel 等兼容性如何?
Q
思爾芯如何做到快速部署?
Q
思爾芯(S2C)的原型驗證邏輯系統支持哪些調試方式?如何定位設計中的錯誤或故障?
Q
思爾芯如何實現原型驗證 /仿真 /軟件協同?能否做 hybrid co-simulation?
Q
思爾芯平臺在大規模 SoC /超大設計中如何擴展?如何做多系統 / 多機柜組網?
Q
思爾芯的 ProtoBridge 是什么?如何用于高帶寬通信?
Q
思爾芯平臺子卡有哪些?如何選擇?子卡與主板兼容性如何?
Q
在 S2C 平臺上,MDM Pro 的 trace 信號組 /抓寬 /最大采樣深度是多少?
Q
VU440LS上是否可以在JX2上實現PCIE GEN3 x8應用?
Q
DDR內存條的安裝有什么注意事項?
Q
Quad VU19P LS上的PCB互聯線分布情況如何?
Q
VUSLS的J13 通用IO的電壓是怎么設定的?
Q
Vivado 布局布線報Sub Optical Placement for a global clock Capable IO Pin and MMCM pair.
Q
19p電池加密的初始條件
Q
PB運行時的兩個錯誤代號含義
Q
用intel的PLL進行級聯,需要注意什么?
Q
ZYNQ flash啟動問題
Q
quartus的管腳約束文件支持通配符*嗎?
Q
VUD LM 上 F1 和 F2 之間 GT的參考時鐘是否同源?
Q
zqsfp+和qsfp+有沒有區別?
Q
VU9P QSFP+光模塊用什么型號,波長多少?
Q
Vivado約束文件優先級設置
Q
Firmware升級發生ERROR: [Labtools 27-3161] Flash Programming Unsuccessful ERROR: [Common 17-39] 'program_hw_cfgmem' failed due to earlier errors.是什么原因?
Q
19P是否支持CCIX協議?
Q
GT連接器更換為PGT的目的是什么?
Q
PPro 處理S10M工程是否需要申請license?
Q
SD卡加載失敗的原因是什么?
Q
在用戶時鐘較低的情況下(<12M),會出現chipscope工作不正常的情況,如何解決?
Q
連接MDM與主板的藍色線纜種類簡介
Q
S10M在Quartus里進行FPGA P&R的時間太長,在不改動設計的前提下有沒有辦法改善呢?
Q
C-PM-DVIO 上SP3燒寫順序是怎么樣的
Q
S10M如何通過JTAG讀取溫度?
Q
為什么有些TF卡無法啟動LS,是否和內存卡品牌有關系?
Q
集成式MDM Pro支持的最大采樣采樣位寬以及對應的采樣深度?
Q
集成式MDM Pro的trace信號可以最多可以設置8組,即8個group,抓數時如何確定當前抓數的總位寬?
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500萬 - 2千萬
2千萬 - 5千萬
5千萬 - 1億
1億 - 10億
大于10億
您傾向于使用哪款FPGA?
賽靈思 VU440
賽靈思 KU115
賽靈思 VU19P
賽靈思 VU13P
賽靈思 VU9P
AMD VP1802
AMD VP1902
英特爾 S10-10M
英特爾 S10-2800
不太確定,需要專業建議
您需要什么樣的FPGA配置?
單顆FPGA
雙顆FPGA
四顆FPGA
八顆FPGA
不太確定,需要專業建議
您需要什么樣的外設接口?
您需要多少數量的原型驗證平臺?
您是否需要以下原型驗證配套工具? (可多選)
分割工具
多FPGA調試工具
協同建模工具(允許大量數據在 FPGA 與 PC 主機之間進行交互)
您什么時間內需要使用到我們產品?
0-6個月
6-12個月
大于12個月
不太確定
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