思爾芯針對超大規模 SoC 設計提供兩種擴展方案：
一是通過PlayerPro CT實現自動/半自動分割與互聯優化，完成多 FPGA 設計的高效部署。借助 RCF（RTL Compile Flow），系統能夠基于算子級數據庫進行切割，從而顯著提升編譯速度并降低內存占用；同時具備時序驅動與擁塞感知的綜合與技術映射能力，確保分割結果更優；RCF 還支持迭代式性能優化，以加速設計收斂；此外，它能夠在分區后的 DUT 上進行 RTL 仿真可行性驗證，并保留原始 RTL 信號，進一步提升調試效率。
二是基于AXI設計，通過S2C ChipLink 或 AMD chip-to-chip IP 協議可將不同 FPGA 間的 AXI 總線互聯，實現高性能運行。
系統互聯可采用高速 SerDes 或 LVDS 線纜連接，支持多板與多機柜擴展。
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