組合邏輯等價性驗證工具EsseFCEC可為各類技術節點提供穩定、準確且高速的工業級芯片等價性驗證方案，有效應對芯片設計與驗證過程中遇到的面積優化、功耗優化和驗證速度瓶頸問題。該產品基于可滿足性算法及電路優化算法，支持綜合工具對電路進行低功耗優化、面積優化等各種先進優化策略，能夠驗證超大規模電路之間的等價性，為芯片設計與驗證提供高精度的解決方案。EsseFCEC適用于ASIC/FPGA設計流程中的綜合前后、PR（布局布線）前后以及ECO（工程變更命令）前后的等價性驗證。
產品功能
支持System Verilog、VHDL等多種設計格式讀取
支持組合邏輯等價性驗證與時序等價性驗證
支持FSM recoding、clock-gating、retiming等先進綜合優化的驗證
支持使用DesignWare IP電路的驗證
支持邏輯錐圖形顯示等多種結果調試方法
-889.png)
