產(chǎn)品服務
無論您是在設計或驗證極其復雜的尖端設計還是更主流的設計，F(xiàn)PGA 原型都可以幫助您以最大的優(yōu)勢實現(xiàn)目標。要充分利用 FPGA 原型，關(guān)鍵是要很好地理解這項技術(shù)的工作原理，以及與您的設計和驗證需求相匹配的 FPGA 原型解決方案。
SoC 的規(guī)模和復雜性正以指數(shù)級的速度增長。根據(jù) Gary Smith 在 2013 年國際半導體技術(shù)路線圖大會上的主旨演講，潛在可用的 SoC 柵極數(shù)量將從 2014 年的 4.2 億個增至 2020 年的 16.8 億個。國際商業(yè)策略（IBS）報告指出，軟件開發(fā)和硬件驗證是 SoC 設計總成本的兩個主要因素。Semico Research 2012 年的一份報告得出了類似的結(jié)論。
與設計人員可以隨時看到任何信號的模擬不同，信號映射到 FPGA 時可能很難定位，甚至更糟。即使在您確定了信號的位置之后，也可能很難捕獲您希望觀察該信號的時間段，因為 FPGA 以實際速度運行，并且您無法連續(xù)捕獲和存儲該信號的波形。因此，需要一種觸發(fā)和波形存儲電路在 FPGA 中進行調(diào)試。讓我們看看目前流行的兩種方法：外部邏輯分析器和內(nèi)部邏輯分析器。
RTL 的功能驗證始于設計者對大量塊內(nèi)電路狀態(tài)和納秒級精確轉(zhuǎn)換的系統(tǒng)級行為的全面解釋，以及它們相關(guān)的位精確總線行為。它需要定義大量詳細的場景來執(zhí)行這些行為，同時為這些場景創(chuàng)建大量的刺激/預期響應，并進行通常以百萬分之一實際芯片速度運行的模擬。通常采用 ASIC 仿真器或 FPGA 原型來加快仿真速度。
H.264 的實現(xiàn)非常復雜，因此大多數(shù)設計人員寧愿選擇成熟的、經(jīng)過驗證的 H.264 知識產(chǎn)權(quán)（IP）而不是自己開發(fā)，以縮短上市時間并顯著降低風險。然而，選擇適當?shù)纳虡I(yè) IP 核（例如 H.264 編碼器 IP 核）并不是直截了當?shù)?。項目?jīng)理必須平衡各種因素，如特性、性能、模具尺寸、功耗、成熟度、價格、支持和路線圖，以確定項目的最佳核心。不幸的是，在 IP 實際獲得許可之前，這些決策因素中的許多很難確定。
使用多個 FPGA 來制作大型設計的原型需要解決一個經(jīng)典問題：設備之間必須傳遞的信號數(shù)量大于 FPGA 上 I/O 引腳的數(shù)量。經(jīng)典的解決方案是使用 TDM（時域復用）方案，通過一根導線或管腳將兩個或多個信號進行多路復用。
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