芯神匠的架構設計工具提供了一個圖形化和層次化的建模環境，具有開放的DTD XML數據庫、多域仿真以及與第三方工具、語言和模擬器的接口。提供了大量建模組件、技術IP模塊和工具，用于開發完全定制的組件/子系統。用戶就可以靈活地借助模塊庫中的技術IP和自己定制的IP，在短時間內、在統一的圖形化界面中快速實現對系統、子系統、元件或嵌入式軟件的行為和性能建模，構造出復雜的系統架構模型。
圖形化操作，可以在設計界面直接配置元件參數并將結果可視化
操作界面由四個模型構建選項組成：框圖，有限狀態機，腳本編輯器和編程，用戶可以靈活地選擇實現方式
ESL設計的輸出是一個可以執行的、具有多個抽象層次的系統級模型。該模型的重要作用是驗證目前的設計方案是否滿足初始設計規格
通過芯神匠可構建最多具有 300 個層次的模型，還可以通過網絡與所有的使用者共享所有模型
支持多種建模方法。用戶可以選擇適合其探索和應用的一個。使用的方法示例包括Y圖、用例到架構映射、網絡流建模和軟硬件劃分
允許用戶自定義故障模式，隨機插入軟硬件、網絡、RTOS、功耗等故障或故障組合后自動進行功能安全分析，產生通過ISO26262認證的報表，加速用戶取得功能安全認證
通過技術IP模塊庫進行快速構建模型，使用適當的計算模型進行模擬，并自動生成報告進行分析
為了支持準確建模，框圖編輯器具有錯誤檢測和報告、語法檢查器、圖形調試器、跟蹤和日志記錄
提供 500 多個用戶配置報告，包括延遲，吞吐量，利用率，緩沖區占用，退出/進入數，功耗，峰值功率，功率/設備，功率/任務，累積功率，命中率，失速時間和服務質量
支持與第三方工具、語言和模擬器的接口。包括與硬件，工具和FPGA板的跟蹤文件，文本文件導入/導出的XML接口，允許用戶自己開發定制組件或者導入已有的C/C++/Java/SystemC/ System Verilog/Verilog/VHDL模塊
提供以太網線纜從軟件到FPGA板的千兆以太網鏈接套件，從而實現軟件與FPGA板的協同仿真。用戶還可以將用SystemC/TLM/Verilog/VHDL語言開發 的IP核封裝成塊，導入到模塊庫中，方便后續系統架構使用
Genesis Architect 使用者界面
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