聯系電話:
400-8888-427
首頁
產品服務
解決方案
客戶案例
熱門資源
關于我們
Logic System上的差分時鐘信號,所需要的終端阻抗是不同的。可以通過查詢Logic System的Manual,確定各個差分對的終端阻抗需求。并將相關約束添加在FPGA的設計約束文件中。如用戶設計中終端匹配電阻設置不正確,將因為板上提供的差分時鐘在用戶設計中信號質量無法保證,導致設計功能不正確或不穩定。