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本次國微思爾芯白皮書《先進(jìn)多FPGA聯(lián)合深度調(diào)試方法剖析》分析了用戶在進(jìn)行大規(guī)模原型驗證過程中的多 FPGA 聯(lián)合調(diào)試難題，并介紹了一種新型 FPGA 原型驗證深度跟蹤調(diào)試解決方案，用于幫助客戶在 SoC 開發(fā)過程中解決調(diào)試問題，從而加速設(shè)計驗證、縮短驗證周期。本調(diào)試解決方案還提供了不同使用模式，可以用于靈活適配不同用戶的使用場景。
傳統(tǒng)的基于單顆 FPGA 的設(shè)計調(diào)試方法是在單顆 FPGA 中插入嵌入式邏輯分析儀的方式進(jìn)行調(diào)試的，這種調(diào)試方式適用于 單顆 FPGA 的獨立調(diào)試應(yīng)用場景。但是隨著設(shè)計規(guī)模的增長，當(dāng)單顆 FPGA 無法滿足原始設(shè)計規(guī)模時，原始設(shè)計就會被分割到多顆 FPGA 中，在此應(yīng)用場景下傳統(tǒng)基于單顆 FPGA 的設(shè)計調(diào)試方法存在各種問題。
針對 SoC 原型驗證系統(tǒng)中調(diào)試需求，本文提出了一種多 FPGA 的深度跟蹤調(diào)試解決方案。主要包含以下內(nèi)容：
硬件連接及工作流程
基于調(diào)試 IP 的探針信號標(biāo)記過程
基于 GT 的調(diào)試信號傳輸
基于 DDR4 的波形數(shù)據(jù)存儲
基于以太網(wǎng)的波形數(shù)據(jù)上傳和遠(yuǎn)程調(diào)試
基于外部高速采樣時鐘和內(nèi)部邏輯時鐘采樣
多FPGA聯(lián)合深度調(diào)試方法剖析.png "先進(jìn)多FPGA聯(lián)合深度調(diào)試方法剖析")
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